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<p> O'Dowd claimed the salient issue is that Linux isn't held to as a high a security standard as is the proprietary Integrity” RTOS made by Green Hills. If all they would do is hold Linux to the same standard they hold us to, I'd be happy,” O'Dowd said told <i>EE Times.com</i> . At the [Federal Aviation Administration], they have received from us documentation of every single line of source code and tests of every line of code and boundary condition. It costs us $500 to $1,000 a line to review our source code. It would cost billions of dollars to review Linux.” </p>

It is good for EDAC and ultimately the IP providers who over time need more detail than what MSS was providing,” said Rhines. EDAC has been actively recruiting IP providers for quite some time, and during the past year we have accelerated that effort. The MSS will be the primary provider of SIP market data. It may make membership in EDAC more attractive to people who aren't already in the industry but work in the IP industry.”

Toutefois, il existe un point de décision bien marqué à partir duquel les ASIC structurés seront toujours plus avantageux que l'utilisation d'un FPGA, généralement pour des raisons de coûts.

Lorsqu'on compare les ASIC structurés aux FPGA, chacun a ses avantages propres. Pour la phase de conception initiale, les FPGA l'emportent incontestablement. Les concepteurs ont la possibilité de synthétiser de la logique RTL dans un circuit FPGA afin de concrétiser un concept théorique en un dispositif physique et de valider le fait que ce concept fonctionne comme prévu. Ce système peut être remodifié, peaufiné, amélioré ou purement et simplement mis au rancart sans plus d'investissement pour un projet que le temps passé par les concepteurs et le coût des FPGA. Les sociétés peuvent utiliser des FPGA pour expérimenter diverses solutions conceptuelles, en espérant développer quelque chose qui réponde au besoin des clients sur le marché. L'ensemble de ce processus peut être mené à bien avec un investissement pour le FPGA de l'ordre de 50 à 5 000 dollars US, selon les fonctionnalités du FPGA.

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Les ASIC structurés ne sont pas une technologie qu'une société utiliserait pour réaliser des dispositifs au stade de la conception initiale. Bien que le coût des dispositifs eux-mêmes soit très inférieur, par exemple de 5 à 50 dollars US, les coûts d'équipement et d'étude liés au développement d'un ASIC structuré en rendent le coût prohibitif pour l'activité de conception initiale. Par exemple, si un concepteur veut implémenter de la logique RTL en un dispositif physique et choisit un ASIC structuré comme plate-forme de conception, il aura à supporter d'emblée des frais d'étude non récurrents allant de 50 000 à 150 000 dollars US. Ensuite, pour peu que le dispositif ne fonctionne pas comme prévu et que des modifications de la conception s'avèrent nécessaires, il devra payer pour le remplacement des masques (soit 15 000 à 75 000 dollars) afin de modifier la fonctionnalité du composant. Par conséquent, même si le coût individuel d'un circuit ASIC structuré est faible, les autres coûts liés au développement sont nettement en faveur d'un FPGA à ce stade précoce du développement.

Mais qu'en est-il du prototypage et des quantités de production limitées ? A ce stade, tout est fonction de l'avenir à long terme du produit. Si le même concepteur ou, pire encore, une personne du marketing veut fabriquer une quantité limitée de produits, quelques centaines d'exemplaires, pour voir s'ils plairont aux clients, c'est probablement une bonne idée de le faire en utilisant un FPGA. La société n'a toujours pas besoin de financer les frais d'étude fixes pour le développement d'un ASIC structuré et le coût élevé des FPGA est relativement indolore en petites quantités. Mais si le concept est stabilisé, que la personne du marketing est bien certaine qu'il va se vendre et que les prototypes ou la production limitée ne servent qu'à qualifier le dispositif et à satisfaire une demande qui va aller en augmentant, alors un ASIC structuré constitue l'alternative préférée. Les frais d'étude fixes payés au départ seront plus qu'amortis une fois que la production monte en puissance avec une solution beaucoup moins coûteuse.

Aussi, la vraie réponse à la question de savoir quand utiliser un ASIC structuré est : pour la production en volume. Le coût d'un circuit ASIC structuré est nettement (jusqu'à 10 fois) plus faible que celui d'un FPGA, ce qui économise de grosses sommes d'argent lorsque le volume total du programme s'approche du seuil de production. Que considère-t-on comme un seuil de production ? Bonne question quand on sait que certaines sociétés vendent des produits tels que des matériels destinés aux mines d'or dont le plafond de production est de 200 unités par an. Grâce à une formule simple, vous pouvez dire rapidement s'il vaut mieux acheter des FPGA ou des ASIC structurés lorsque le produit passera en production.

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. Coût total des FPGA = Coût unitaire d'un FPGA x volume de production

Et

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. Coût total des ASIC structurés = (coût unitaire d'un ASIC structuré x volume de production) + frais d'étude fixesLorsque le coût total des FPGA est supérieur au coût total des ASIC structurés, il faut utiliser des ASIC structurés (voir la figure 1 ).

SAN JOSE, Calif. — EDA startup Zenasis Technologies Inc. promises designers custom performance out of a standard-cell flow with the latest version of its ZenTime cell-based timing-optimization tool.

A 2000 startup, Zenasis (Campbell, Calif.) quietly released ZenTime last May. Five big customers, their names still undisclosed, have since adopted the tool, using it to obtain optimal timing from critical blocks, said Rob Roy, vice president of marketing and business development.

When ZenTime examines a design, it first seeks to optimize its timing, said Vamsi Boppana, a co-founder and now the vice president of Zenasis. It looks at the design, identifies chunks of logic that can be re-implemented at the transistor level, does an implementation in an optimal way and outputs an optimized design.”

Boppana said he expects ZenTime to be used after physical synthesis is completed. The optimization tool accepts any standard output of synthesis tools, such as the .lib and DEF formats, BSIM models or a Verilog netlist.

With guidance from users, ZenTime can analyze blocks of up to 600,000 gates, locate timing-critical areas and abstract logic to basic Boolean forms. The Boolean data is then re-mapped to the transistor level using proprietary incremental mapping and placement engines.